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职位类别: 芯片版图设计

岗位职责:1.FPGA原型系统设计,主导大模型端侧推理的FPGA原型开发,基于Xilinx/Intel高端FPGA平台构建芯片原型。2.芯片架构前沿探索,了解微架构方案(如稀疏计算、动态量化、存算一体)。3.验证与性能调优,使用Vivado/Vitis工具链进行时序收敛、功耗分析与资源优化,确保FPGA原型满足实时性、能效比等端侧约束。4.跨团队协同创新,与算法团队、海内外顶尖高校芯片团队合作,设计针对大模型的专用芯片原型,发表国际顶尖高水平论文。任职要求:1.电子工程、微电子、计算机架构等相关专业本科及以上学历。2.熟练使用Vivado等完成设计-综合-布局布线-时序分析,掌握时序约束与调试工具,精通Verilog/SystemVerilog,具备模块化设计能力(状态机、跨时钟域处理、低功耗设计)。3.熟悉AMBA总线(AXI/APB)、DDR/LPDDR、PCIe等接口协议,掌握FPGA资源优化技术(如DSP48E1、BRAM、URAM的高效复用)。4.具备自驱力、工程能力、沟通能力和团队协作精神。
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公司介绍

陆兮科技是中国第一家完全本土自研的通用大模型架构公司。我们的科研团队由海外归国教授、博导和博士科学家组成,创始人、首席技术官周芃博士是全球类脑算法领域领先科学家,曾荣获国际电气电子工程师协会电路与系统工程领域最高学术奖项“达灵顿奖”。陆兮科技致力于打破Transformer架构在上下文长度、算力消耗、能耗等方面的技术局限,独家提出全球最领先的『类脑架构』,开发出包括NLM大模型、行业基础设施大模型、端侧离线大模型在内的一系列普惠商用与民用产品。其中NLM大模型产品线广泛应用于政务服务、医疗、教育、法律、娱乐与智能终端等不同行业与设备场景。在G端和B端,陆兮科技已携手多家国央企客户,在医疗数智化诊断、水文与地理信息数智化处理、政府信息处理数智化转型、教育科技数智普惠等领域共同发力,打造了一系列低成本、低能耗、高效率、精准服务高质量发展的行业大模型底座。在C端,陆兮科技携手多家国内顶尖手持与穿戴智能设备商,成功打造可于百元机、低端微处理器架构和所有主流手机操作系统顺畅运行的离线端侧大模型,实现100%本地计算、100%本地存储、100%完全离线运行、0数据消耗、运存占用小于1G、3GB运存跑得动、无需全文检索即可判断使用意图等里程碑突破、为『人工智能+』时代实现大模型人人可用、普惠人人的目标添砖加瓦。陆兮科技致力于将大模型放进小设备,让人人都能用上安全、隐私的本地大语言模型。如果你渴望探索人工智能的无限可能,并为此投身全新的技术创新,陆兮团队热切期待你的加入!
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